module smg1(clk_out2,d[7:0],dig[1:0],seg[7:0]);
input clk_out2;
output [1:0] dig;
output [7:0] seg;
reg [1:0] dig=0;
reg [7:0] seg;
always @(d)
begin
	dig<=0;
	case(d[3:0])
		0:seg<=8'h3f;
		1:seg<=8'h06;
		2:seg<=8'h5b;
		3:seg<=8'h4f;
		4:seg<=8'h66;
		5:seg<=8'h6d;
		6:seg<=8'h7d;
		7:seg<=8'h07;
		8:seg<=8'h7f;
		9:seg<=8'h6f;
	endcase
	case(d[7:4])
		0:begin seg<=8'h3f; dig<=1;end
		1:begin seg<=8'h06; dig<=1;end
		2:begin seg<=8'h5b; dig<=1;end
		3:begin seg<=8'h4f; dig<=1;end
		4:begin seg<=8'h66; dig<=1;end
		5:begin seg<=8'h6d; dig<=1;end
	endcase
end



endmodule
